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Les puces quantiques sont notoirement “bruyantes”, les interférences perturbant les calculs, mais les scientifiques veulent introduire davantage d’erreurs pour apprendre comment s’en protéger.(Image de : IBM)
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Pour la première fois, les scientifiques peuvent développer des puces informatiques avec des transistors plus petits que 1 nanomètre. La nouvelle architecture “NanoStack” qui a rendu cela possible pourrait même un jour conduire à des transistors aussi petits que 0,1 nm, ont affirmé les scientifiques.
Les nouveaux transistors de 0,7 nm sont significativement plus petits que ceux qui équipent les puces semi-conductrices standard de 2 nm utilisées dans les supercalculateurs, les systèmes d’IA et les unités de traitement graphique (GPU) avancées. Bien que la désignation de la taille ne corresponde pas nécessairement à une mesure exacte des transistors sur les puces, elle représente leurs capacités générales.
Essentiellement, plus les transistors et leurs composants de support sont petits, plus on peut en intégrer sur une puce. Une conception typique de puce de 2 nm, par exemple, peut contenir environ 50 milliards de transistors sur une surface de la taille d’un ongle humain.
La nouvelle puce présente des transistors si minuscules qu’ils ne sont pas mesurés en nanomètres mais en “angströms”, une unité de mesure généralement réservée aux atomes. Les premières de ces puces devraient être fabriquées avec des transistors de seulement 7 angströms — équivalent à 0,7 nanomètre ou environ la largeur d’une molécule de glucose.
À cette taille, les ingénieurs peuvent intégrer près de 100 milliards de transistors dans un espace de la taille d’un ongle — soit près du double de la plateforme actuelle de 2 nm.
Empilement et décalage
Les scientifiques ont réalisé cet exploit en utilisant une nouvelle technique appelée “nanostacking” (nanostacking), qu’ils ont d’abord décrite dans une étude publiée dans le cadre du Symposium 2025 sur la technologie et les circuits VLSI, évalué par des pairs, et mise en ligne en juillet 2025 sur le serveur IEEE Xplore. Cela permet aux ingénieurs d’empiler verticalement les nanosheets utilisées pour construire la génération précédente de puces informatiques de 2 nm.
La technologie utilisée dans tous les circuits conventionnels — connue sous le nom de CMOS (complementary metal-oxide-semiconductor) — exige des températures extrêmement élevées pendant la fabrication. À mesure que les transistors rétrécissent, ils souffrent également de problèmes tels que le “piégeage de charge” — où les électrons ou les trous deviennent immobilisés par des défauts ou des impuretés — et la “fuite de grille” — dissipation statique de puissance.
Ces problèmes ont constitué un défi pour les tentatives de réduire la taille des transistors en dessous de 2 nm, et donc d’améliorer les performances et l’efficacité des puces informatiques au-delà des capacités actuelles. L’architecture empilée en trois dimensions d’IBM, cependant, vise à atténuer certains de ces problèmes, ont indiqué les scientifiques.
“NanoStack, ce sont des transistors nanosheets empilés les uns sur les autres. Mais ce n’est pas un simple processus de lithographie et de gravure monolithique”, a déclaré Huiming Bu, vice-président de la R&D mondiale et des opérations d’Albany chez IBM Semiconductors, lors d’une conférence de presse.
“Ce qui se passe ici, c’est que nous empilons réellement le dispositif. J’appelle cela un empilement, mais aussi un décalage. Un empilement dans la direction verticale, de sorte que la face avant de chaque transistor et la face arrière de chaque transistor puissent être contactées indépendamment pour le signal et l’alimentation. L’empilement de ces transistors se fait par liaison diélectrique simple, qui est une innovation clé que nous avons développée.”
(Image de : IBM)
Les représentants d’IBM ont ajouté lors de la conférence que la nouvelle technologie offre jusqu’à 50% de performances en plus avec une réduction de 70% de la consommation d’énergie par rapport à la plateforme de 2 nm — et remplacera éventuellement cette technologie d’ici cinq ans.
Les scientifiques affirment que cette recherche pourrait avoir de profondes implications pour l’industrie informatique, avec des impacts révolutionnaires sur les secteurs de l’intelligence artificielle (IA) et de l’informatique quantique.
L’un des avantages technologiques immédiats pourrait également résider dans la création de meilleures puces de mémoire statique à accès aléatoire (SRAM), qui sont utilisées pour une variété d’applications informatiques, y compris la mise en cache des CPU, les réseaux et dans des appareils tels que les stimulateurs cardiaques et les capteurs de véhicules.
La SRAM est également vitale dans le traitement de l’IA car elle est située à proximité des cœurs de traitement (par rapport à d’autres types de modules RAM qui sont souvent des composants séparés), augmentant la vitesse de transfert des données dans les systèmes et réduisant ainsi les goulots d’étranglement.
Les représentants d’IBM ont ajouté lors de la conférence de presse qu’ils avaient démontré une amélioration de 40% de la mise à l’échelle de la mémoire SRAM par rapport à la plateforme de 2 nm. Cela sera un atout majeur pour les flux de travail d’IA, qui exigent une bande passante et une efficacité beaucoup plus élevées.
L’avenir de l’informatique
“Nous sommes entrés dans un domaine où la fabrication de semi-conducteurs relève presque de la magie”, a ajouté Huiming à propos du processus de conception. “Pensez à la structure que nous construisons ici. Nous déposons la couche atome par atome, et nous construisons couche par couche.”
Les représentants d’IBM ont indiqué que l’approche nanostacking n’est pas une mise à niveau mineure, mais un changement générationnel qui permettra à terme aux fonderies de faire évoluer ces puces des transistors de 0,7 nm jusqu’à un seul angström, soit 0,1 nm — maintenant ainsi la loi de Moore en vie un peu plus longtemps.
La réduction des nœuds de transistors sur ces puces permettra des processus plus puissants, ont-ils déclaré, grâce à un doublement quasi-complet du nombre de transistors, tandis que la conception empilée et décalée réduit considérablement les besoins énergétiques. Huiming a ajouté que si tout le monde exige des performances, personne ne veut payer la facture de l’énergie.
“Elle remplacera les nanosheets comme plateforme grand public actuelle dans les fonderies de premier plan. Qu’il s’agisse de CPU ou de GPU”, a-t-il ajouté. “Et nous pensons que cette transition se produira autour de 7 angströms. Donc, d’ici une décennie, cela deviendra une autre plateforme grand public que nous aurons inventée. C’est le prochain saut technologique.”
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Les résultats de l’étude de 2025 suggèrent que le chipset peut non seulement offrir des performances bien améliorées avec une consommation d’énergie beaucoup plus faible, mais il peut également ouvrir la voie à la réduction de l’impact thermique que l’informatique haute performance a sur le matériel.
Ces innovations pourraient également avoir un impact sur l’informatique quantique, ont indiqué les représentants d’IBM, car elles pourraient conduire à des améliorations des systèmes classiques avec lesquels les ordinateurs quantiques travailleront conjointement à mesure que la technologie émergera.
“Pour l’informatique quantique, nous devons l’utiliser avec beaucoup de calculs classiques”, a déclaré Jay Gambetta, directeur de recherche chez IBM, lors de la conférence de presse. “Nous voulons construire des décodeurs, nous voulons construire des contrôleurs pour les décodeurs et des accélérateurs. Et nous travaillons actuellement sur ce type de calcul classique avec la plateforme de 2 nm. Si nous pouvons continuer à changer la plateforme, à utiliser des chipsets plus efficaces et plus puissants, cela ne fera qu’accélérer le rythme auquel nous devons construire le calcul classique qui accompagne le quantique.”
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